عنوان پروژه:ارائه تکنیک جدید کاهش توان مصرفی در مدارهای cmos با استفاده از کاهش جریان نشتی و توان گلیچ

[amirnabi 13]

چکیده:

یکی ازمهمترین نگرانیهادرطراحی مدارات VLSI مساله مصرف توان می باشد. هم اکنون تقاضا برای مدارات دیجیتال توان پایین-سرعت بالا در حال افزایش است.پیشرفت در تکنولوژی ساخت نیمه هادی ها به مهندسین طراح کمک نموده است تا تعداد بیشتری ترانزیستور را در یک تراشه VLSI به کار برند. امروزه با روی کار آمدن وسایل قابل حملی که تأمین توان آنها از باطری می باشد،تحقیق درباره کاهش توان در تراشه های VLSI امری ضروری تلقی می گردد.استفاده از دو ولتاژ آستانه، تکنیکی مناسب برای کاهش توان نشتی است.) این ایده یه اینصورت است که با بررسی ورودی گیت های مختلف، ورودی هایی را که می توانند تاخیر بیشتری داشته باشند-مسیرهای غیر بحرانی- را پیدا کرده، و در آن مسیرها به منظور کاهش جریان نشتی از ترانزیستورهایی با ولتاژ آستانه بالاتری استفاده می شود.)جریان نشتی یک ترانزیستور عمدتا ناشی از جریان اشباع معکوس پیوند P-N وهمچنین جریان نشتی ناشی از بایاس معکوس پیوند P-N در مقایسه با جریان نشتی زیر آستانه به راحتی قابل صرفنظر کردن است. جریان نشتی زیر آستانه، یک جریان معکوس ضعیف بین source و drain یک ترانزیستور MOS است.هنگامی که تغییرات در ورودی یک گیت اعمال می شود، خروجی تا بخواهد به حالت پایدار برسد، ممکن است چندین تغییر داشته باشد. در این تغییرات حداکثر یکی از آنها ضروری است و مابقی، تغییرات زاید هستندکه Glitch یاHazard نامیده می شوند. از آن جایی که توان مصرفی switching گیت، به طور مستقیم متناسب با تعدادتغییرات خروجی است، لذا همان طور که نتایج تجربی نشان می دهد، توانGlitch 20% تا70% از کل توانپویا را به خود اختصاص می دهد. ثابت می شود که مدارهای ترکیبی ، دارای کمترین سطح ممکنه ی توان تلفاتی در تغییرات خروجی هستند. به عبارت دیگر، چنانچه اختلاف زمانی بین رسیدن سیگنال ها به ورودی گیت ها درمقایسه با زمان تاخیر درونی گیت کمتر باشد، در خروجی آن گیت هیچگونه Glitch مشاهده نخواهد شد. از مدلMILP با در نظر گرفتن محدوده ای برای تاخیر کل مدار به منظور تعیین ولتاژ آستانه ترانزیستورهای مختلفاستفاده نمودم.مدلMILP برای کاهش توان نشتی کل مدار ولتاژ آستانه ی بالا را به حداکثر تعداد ممکنه گیت ها اعمال می کند، این در حالی است که تاخیر مسیر بحرانی را نیز تحت کنترل دارد. بر خلاف الگوریتم های پیشینمدل جواب بهینه کلی را به ما میدهد.در روشMILP سعی می شود که تعداد ترانزیستورهایی که دارای ولتاژ آستانه بیشتری هستند ماکزیمم مقدار ممکنه را پیدا کنند، چرا که ترانزیستورهایی که دارای ولتاژ آستانه بیشتریهستند، جریان نشتی کمتری دارا میباشند. علاوه بر آن به منظور کاهش توانGlitch سعی می شود که با استفاده از حداقل المان های تاخیر ممکنه اختلاف زمانی بین ورودی های سریع گیت ها و ورودی های کند آنها را بهحداقل مقدار ممکنه برسانند. مهمترین خصوصیت این روش آن است که مجموعه محدودیت هایی که در طراحی استفاده می کند بطور خطی متناسب با تعداد گیت های مدار است، لذا امکان بررسی و بهینه سازی مدارهایبزرگ را فراهم می کند. نتایج عملی نشان می دهد که توان نشتی، توان پویا و کل توان مصرفی برای گیت هایی که با ابعاد70nm در تکنولوژیBPTM-CMOS ساخته شد ه اند با استفاده از این روش به ترتیب 96% و 40% و 70% کاهش یافته است.در این پایان نامه از روش برنامه ریزی خطیMILP برای کاهش توان نشتی بوسیله دو ولتاژ آستانه و مهار کردن همزمان توان پویایGlitch با استفاده از المان های تاخیرصفر- زیر آستانه ، برای متعادل سازی تاخیر مسیرهای ورودی گیت ها پیشنهاد شده است. یکی از مهم ترین ویژگی های این روش آن است که حجم عملیات بهینه سازی بطور خطی با تعداد گیت ها افزایش می یابد، لذا امکان بهینه سازی مدارهای بسیار بزرگ برای این روش وجود دارد.اشاره به این نکته ضروری است که با استفاده از این متد می توان برای هر تاخیر دلخواه ورودی و خروجی، هر دو مولفه ی توان را حداقل کرد.

کلیواژه ها: توان مصرفی ،مدارهای CMOS، جریان نشتی، توان گلیچ.

برای مشاهده این محتوا لطفاً ثبت نام کنید یا وارد شوید.

• ورود
• یا
• ثبت نام